JTAG-тестирование печатных узлов после монтажа
Мы выполняем тестирование печатных узлов после монтажа с использованием средств внутрисхемного контроля (ICT) и с использованием JTAG-интерфейса.
На большинстве современных сложных цифровых печатных плат, содержащих ПЛИС и процессоры, имеется JTAG-интерфейс, подключенный к этим микросхемам. Как правило, разработчик использует его для программирования микросхемы или для доступа к встроенным в микросхему средствам отладки. Но изначально порт JTAG предназначен для внутрисхемного тестирования, и все современные ПЛИС и процессоры содержат в себе логику для тестирования. Для того, чтобы можно было через тот же интерфейс провести тестирование качества монтажа, разработчику достаточно соблюсти несколько несложных требований. Наши инженеры-консультанты могут дать вам соответствующие рекомендации, причем желательно сделать это еще на этапе разработки электрической схемы, чтобы повысить ее тестовое покрытие. Пожалуйста, присылайте запросы на верификацию ваших схем и анализ их тестопригодности по адресу pcb@pcbtech.ru
Давайте рассмотрим подробнее, как устроено тестирование через JTAG.
Что такое JTAG-тестирование
Идея тестирования платы через JTAG-интерфейс – это внутрисистемное тестирование или, как его еще называют, граничное сканирование (Boundary Scan). Суть метода заключается в тестировании платы через специальный небольшой разъем при помощи 4-проводного интерфейса (опционально может быть и 5-проводным), закрепленного стандартом IEEE 1149.1 еще в 1990 году. Этот интерфейс также часто называют JTAG-интерфейсом по названию группы специалистов, которые занимались его разработкой в период с 1985 по 1990 годы (Joint Test Access Group). Имея в составе устройства одну или несколько микросхем, поддерживающих стандарт IEEE 1149.1, можно протестировать не только цепи, связанные с этими микросхемами, но и остальные элементы, включая память, логику, резисторы и внешние разъемы. При переходе в режим граничного сканирования JTAG-компоненты отключают свою основную логику и переходят в режим тестирования, позволяя внешнему оборудованию управлять своими выводами и тестировать цепи. Инструменты, предназначенные для тестирования по JTAG-интерфейсу, позволяют также произвести внутрисистемное программирование Flash-памяти и ПЛИС. Огромное количество микросхем, используемых в современных разработках, поддерживают стандарт IEEE 1149.1 – это требование современной электронной индустрии. Достаточно упомянуть среди них сигнальные процессоры Texas Instruments, ПЛИС от Altera, Xilinx и Lattice, процессоры Qualcomm и многие другие. Вполне возможно, что ваша разработка уже готова к граничному сканированию, так как производители микросхем уже заложили в них избыточную тестовую логику.
Разработкой тестовых установок для граничного сканирования и внутрисистемного программирования занимается множество компаний, и, в частности, наши партнеры - компания JTAG Technologies. Эта компания занимается структурным тестированием практически со времени появления стандарта IEEE 1149.1. Базируясь в Нидерландах, компания так же имеет свои офисы и представительства в большинстве стран Европы, в США, России, Китае и многих других странах, что говорит о достаточно большой и постоянно растущей популярности граничного сканирования.
Программное обеспечение позволяет не только генерировать тестовые программы, но и производить оценку тестового покрытия вашего устройства, помогая тем самым разработчику добиться более высокой тестопригодности новых разработок. Генерация тестов происходит автоматически на основе схематики, разработанной в любой из существующих САПР, и BSDL-моделей JTAG-компонентов. BSDL – это язык, описывающий тестовую инфраструктуру компонента (Boundary Scan Description Language). BSDL-модели довольно легко загрузить с сайтов производителей микросхем или выбрать из готовой библиотеки. В итоге весь процесс подготовки тестов занимает пару дней. Для программирования flash-памяти также используются готовые модели устройств, входящие в состав программного обеспечения. Программный пакет содержит необходимые инструменты для визуализации обнаруженных при тестировании дефектов.
Следует отметить, что граничное сканирование можно осуществлять и на системном уровне. Несколько устройств, объединенных в одну системную плату, могут иметь общую JTAG-шину граничного сканирования и тестироваться в составе сложного изделия через один единственный разъем. Такое решение часто используется при производстве телекоммуникационного оборудования.
Многие предприятия, в особенности оборонного и аэрокосмического приборостроения, практикуют проведение испытаний изделий в стрессовых условиях (критические температуры, повышенная влажность и т. п.). В этом случае граничное сканирование также является незаменимым помощником, так как позволяет проводить тестирование и определять «слабые» места на плате непосредственно в камере для испытаний.
При тестировании сложных цифровых устройств граничное сканирование является наиболее оптимальным методом, учитывая относительно невысокую стоимость оборудования, низкие трудозатраты, а также то, что возможность тестирования уже заложена во многие цифровые микросхемы. Использование граничного сканирования позволит создать единую инструментальную базу на всем предприятии и упростит взаимодействие разрабатывающих подразделений, опытного и серийного производства, обеспечивая легкий переход к политике структурного тестирования. А применение граничного контроллера и программного обеспечения на производстве позволит сформировать универсальное рабочее место для тестирования, программирования ПЛИС и flash в рамках одной операции, используя при этом довольно простое и недорогое оборудование. При этом как разработчики, так и производственный персонал избавляются от рутины диагностики неисправностей в цифровой части изделия.
См. также статьи:
Как тестировать сложную цифровую технику? Возможности стандарта JTAG IEEE 1149.1
Введение в технологию граничного сканирования
Регистры и команды граничного сканирования
Язык описания структур граничного сканирования
Основной формат ввода тест-программ и тесты граничного сканирования
Тестопригодное проектирование схем для граничного сканирования
